PCB設(shè)計(jì)問題解答，全方位解除你的困惑
發(fā)布時(shí)間：2020-10-14
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PCB設(shè)計(jì)問答集分為7大部分來將關(guān)于pcb設(shè)計(jì)中遇到的問題，根據(jù)pcb設(shè)計(jì)遇到問題分類劃分，將pcb設(shè)計(jì)中遇到的問題列出，給pcb學(xué)習(xí)者提供學(xué)習(xí)方面。
pcn設(shè)計(jì)問題集第一部分從pcb如何選材到運(yùn)用等一系列問題進(jìn)行總結(jié)。
1、如何選擇PCB板材?
選擇PCB板材必須在滿足設(shè)計(jì)需求和可量產(chǎn)性及成本中間取得平衡點(diǎn)。設(shè)計(jì)需求包含電氣和機(jī)構(gòu)這兩部分。通常在設(shè)計(jì)非常高速的PCB板子(大于GHz的頻率)時(shí)這材質(zhì)問題會(huì)比較重要。例如，現(xiàn)在常用的FR-4材質(zhì)，在幾個(gè)GHz的頻率時(shí)的介質(zhì)損耗(dielectric loss)會(huì)對(duì)信號(hào)衰減有很大的影響，可能就不合用。就電氣而言，要注意介電常數(shù)(dielectric constant)和介質(zhì)損在所設(shè)計(jì)的頻率是否合用。
2、如何避免高頻干擾?
避免高頻干擾的基本思路是盡量降低高頻信號(hào)電磁場(chǎng)的干擾，也就是所謂的串?dāng)_(Crosstalk)。可用拉大高速信號(hào)和模擬信號(hào)之間的距離，或加ground guard/shunt traces在模擬信號(hào)旁邊。還要注意數(shù)字地對(duì)模擬地的噪聲干擾。
3、在高速設(shè)計(jì)中，如何解決信號(hào)的完整性問題?
信號(hào)完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有信號(hào)源的架構(gòu)和輸出阻抗(output impedance)，走線的特性阻抗，負(fù)載端的特性，走線的拓樸(topology)架構(gòu)等。解決的方式是靠端接(termination)與調(diào)整走線的拓樸。
4、差分布線方式是如何實(shí)現(xiàn)的?
差分對(duì)的布線有兩點(diǎn)要注意，一是兩條線的長度要盡量一樣長，另一是兩線的間距(此間距由差分阻抗決定)要一直保持不變，也就是要保持平行。平行的方式有兩種，一為兩條線走在同一走線層(side-by-side)，一為兩條線走在上下相鄰兩層(over-under)。一般以前者side-by-side(并排, 并肩) 實(shí)現(xiàn)的方式較多。
5、對(duì)于只有一個(gè)輸出端的時(shí)鐘信號(hào)線，如何實(shí)現(xiàn)差分布線?
要用差分布線一定是信號(hào)源和接收端也都是差分信號(hào)才有意義。所以對(duì)只有一個(gè)輸出端的時(shí)鐘信號(hào)是無法使用差分布線的。
6、接收端差分線對(duì)之間可否加一匹配電阻?
接收端差分線對(duì)間的匹配電阻通常會(huì)加, 其值應(yīng)等于差分阻抗的值。這樣信號(hào)質(zhì)量會(huì)好些。
7、為何差分對(duì)的布線要靠近且平行?
對(duì)差分對(duì)的布線方式應(yīng)該要適當(dāng)?shù)目拷移叫小Ｋ^適當(dāng)?shù)目拷且驗(yàn)檫@間距會(huì)影響到差分阻抗(differential impedance)的值, 此值是設(shè)計(jì)差分對(duì)的重要參數(shù)。需要平行也是因?yàn)橐３植罘肿杩沟囊恢滦浴Ｈ魞删€忽遠(yuǎn)忽近, 差分阻抗就會(huì)不一致, 就會(huì)影響信號(hào)完整性(signal integrity)及時(shí)間延遲(timing delay)。
8、如何處理實(shí)際布線中的一些理論沖突的問題
基本上, 將模/數(shù)地分割隔離是對(duì)的。 要注意的是信號(hào)走線盡量不要跨過有分割的地方(moat), 還有不要讓電源和信號(hào)的回流電流路徑(returning current path)變太大。
晶振是模擬的正反饋振蕩電路,要有穩(wěn)定的振蕩信號(hào), 必須滿足loop gain與phase的規(guī)范, 而這模擬信號(hào)的振蕩規(guī)范很容易受到干擾,即使加ground guard traces可能也無法完全隔離干擾。而且離的太遠(yuǎn),地平面上的噪聲也會(huì)影響正反饋振蕩電路。所以,一定要將晶振和芯片的距離進(jìn)可能靠近。
確實(shí)高速布線 EMI的要求有很多沖突。但基本原則是因EMI所加的電阻電容或ferrite bead,不能造成信號(hào)的一些電氣特性不符合規(guī)范。所以,最好先用安排走線和PCB迭層的技巧來解決或減少EMI的問題,如高速信號(hào)走內(nèi)層。最后才用電阻電容或ferrite bead的方式, 以降低對(duì)信號(hào)的傷害。
9、如何解決高速信號(hào)的手工布線和自動(dòng)布線之間的矛盾?
現(xiàn)在較強(qiáng)的布線軟件的自動(dòng)布線器大部分都有設(shè)定約束條件來控制繞線方式及過孔數(shù)目。各家EDA公司的繞線引擎能力和約束條件的設(shè)定項(xiàng)目有時(shí)相差甚遠(yuǎn)。例如, 是否有足夠的約束條件控制蛇行線(serpentine)蜿蜒的方式,能否控制差分對(duì)的走線間距等。這會(huì)影響到自動(dòng)布線出來的走線方式是否能符合設(shè)計(jì)者的想法。另外,手動(dòng)調(diào)整布線的難易也與繞線引擎的能力有絕對(duì)的關(guān)系。例如, 走線的推擠能力,過孔的推擠能力, 甚至走線對(duì)敷銅的推擠能力等等。所以, 選擇一個(gè)繞線引擎能力強(qiáng)的布線器, 才是解決之道。
10、關(guān)于test coupon。
test coupon是用來以TDR (Time Domain Reflectometer) 測(cè)量所生產(chǎn)的PCB板的特性阻抗是否滿足設(shè)計(jì)需求。一般要控制的阻抗有單根線和差分對(duì)兩種情況。所以，test coupon 上的走線線寬和線距(有差分對(duì)時(shí))要與所要控制的線一樣。最重要的是測(cè)量時(shí)接地點(diǎn)的位置。為了減少接地引線(ground lead)的電感值，TDR 探棒(probe)接地的地方通常非常接近量信號(hào)的地方(probe tip)，所以，test coupon上量測(cè)信號(hào)的點(diǎn)跟接地點(diǎn)的距離和方式要符合所用的探棒。
PCB設(shè)計(jì)問答集(二)在應(yīng)用中避免某些影響質(zhì)量的錯(cuò)誤
11、在高速PCB設(shè)計(jì)中，信號(hào)層的空白區(qū)域可以敷銅，而多個(gè)信號(hào)層的敷銅在接地和接電源上應(yīng)如何分配?
一般在空白區(qū)域的敷銅絕大部分情況是接地。只是在高速信號(hào)線旁敷銅時(shí)要注意敷銅與信號(hào)線的距離，因?yàn)樗蟮你~會(huì)降低一點(diǎn)走線的特性阻抗。也要注意不要影響到它層的特性阻抗，例如在dual strip line的結(jié)構(gòu)時(shí)。
12、是否可以把電源平面上面的信號(hào)線使用微帶線模型計(jì)算特性阻抗?電源和地平面之間的信號(hào)是否可以使用帶狀線模型計(jì)算?
是的，在計(jì)算特性阻抗時(shí)電源平面跟地平面都必須視為參考平面。例如四層板: 頂層-電源層-地層-底層，這時(shí)頂層走線特性阻抗的模型是以電源平面為參考平面的微帶線模型。
13、在高密度印制板上通過軟件自動(dòng)產(chǎn)生測(cè)試點(diǎn)一般情況下能滿足大批量生產(chǎn)的測(cè)試要求嗎?
一般軟件自動(dòng)產(chǎn)生測(cè)試點(diǎn)是否滿足測(cè)試需求必須看對(duì)加測(cè)試點(diǎn)的規(guī)范是否符合測(cè)試機(jī)具的要求。另外，如果走線太密且加測(cè)試點(diǎn)的規(guī)范比較嚴(yán)，則有可能沒辦法自動(dòng)對(duì)每段線都加上測(cè)試點(diǎn)，當(dāng)然，需要手動(dòng)補(bǔ)齊所要測(cè)試的地方。
14、添加測(cè)試點(diǎn)會(huì)不會(huì)影響高速信號(hào)的質(zhì)量?
至于會(huì)不會(huì)影響信號(hào)質(zhì)量就要看加測(cè)試點(diǎn)的方式和信號(hào)到底多快而定?；旧贤饧拥臏y(cè)試點(diǎn)(不用在線既有的穿孔(via or DIP pin)當(dāng)測(cè)試點(diǎn))可能加在在線或是從在線拉一小段線出來。前者相當(dāng)于是加上一個(gè)很小的電容在在線，后者則是多了一段分支。這兩個(gè)情況都會(huì)對(duì)高速信號(hào)多多少少會(huì)有點(diǎn)影響，影響的程度就跟信號(hào)的頻率速度和信號(hào)緣變化率(edge rate)有關(guān)。影響大小可透過仿真得知。原則上測(cè)試點(diǎn)越小越好(當(dāng)然還要滿足測(cè)試機(jī)具的要求)分支越短越好。
pcn設(shè)計(jì)問題集第一部分從pcb如何選材到運(yùn)用等一系列問題進(jìn)行總結(jié)。
1、如何選擇PCB板材?
選擇PCB板材必須在滿足設(shè)計(jì)需求和可量產(chǎn)性及成本中間取得平衡點(diǎn)。設(shè)計(jì)需求包含電氣和機(jī)構(gòu)這兩部分。通常在設(shè)計(jì)非常高速的PCB板子(大于GHz的頻率)時(shí)這材質(zhì)問題會(huì)比較重要。例如，現(xiàn)在常用的FR-4材質(zhì)，在幾個(gè)GHz的頻率時(shí)的介質(zhì)損耗(dielectric loss)會(huì)對(duì)信號(hào)衰減有很大的影響，可能就不合用。就電氣而言，要注意介電常數(shù)(dielectric constant)和介質(zhì)損在所設(shè)計(jì)的頻率是否合用。
2、如何避免高頻干擾?
避免高頻干擾的基本思路是盡量降低高頻信號(hào)電磁場(chǎng)的干擾，也就是所謂的串?dāng)_(Crosstalk)。可用拉大高速信號(hào)和模擬信號(hào)之間的距離，或加ground guard/shunt traces在模擬信號(hào)旁邊。還要注意數(shù)字地對(duì)模擬地的噪聲干擾。
3、在高速設(shè)計(jì)中，如何解決信號(hào)的完整性問題?
信號(hào)完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有信號(hào)源的架構(gòu)和輸出阻抗(output impedance)，走線的特性阻抗，負(fù)載端的特性，走線的拓樸(topology)架構(gòu)等。解決的方式是靠端接(termination)與調(diào)整走線的拓樸。
4、差分布線方式是如何實(shí)現(xiàn)的?
差分對(duì)的布線有兩點(diǎn)要注意，一是兩條線的長度要盡量一樣長，另一是兩線的間距(此間距由差分阻抗決定)要一直保持不變，也就是要保持平行。平行的方式有兩種，一為兩條線走在同一走線層(side-by-side)，一為兩條線走在上下相鄰兩層(over-under)。一般以前者side-by-side(并排, 并肩) 實(shí)現(xiàn)的方式較多。
5、對(duì)于只有一個(gè)輸出端的時(shí)鐘信號(hào)線，如何實(shí)現(xiàn)差分布線?
要用差分布線一定是信號(hào)源和接收端也都是差分信號(hào)才有意義。所以對(duì)只有一個(gè)輸出端的時(shí)鐘信號(hào)是無法使用差分布線的。
6、接收端差分線對(duì)之間可否加一匹配電阻?
接收端差分線對(duì)間的匹配電阻通常會(huì)加, 其值應(yīng)等于差分阻抗的值。這樣信號(hào)質(zhì)量會(huì)好些。
7、為何差分對(duì)的布線要靠近且平行?
對(duì)差分對(duì)的布線方式應(yīng)該要適當(dāng)?shù)目拷移叫小Ｋ^適當(dāng)?shù)目拷且驗(yàn)檫@間距會(huì)影響到差分阻抗(differential impedance)的值, 此值是設(shè)計(jì)差分對(duì)的重要參數(shù)。需要平行也是因?yàn)橐３植罘肿杩沟囊恢滦浴Ｈ魞删€忽遠(yuǎn)忽近, 差分阻抗就會(huì)不一致, 就會(huì)影響信號(hào)完整性(signal integrity)及時(shí)間延遲(timing delay)。
8、如何處理實(shí)際布線中的一些理論沖突的問題
基本上, 將模/數(shù)地分割隔離是對(duì)的。 要注意的是信號(hào)走線盡量不要跨過有分割的地方(moat), 還有不要讓電源和信號(hào)的回流電流路徑(returning current path)變太大。
晶振是模擬的正反饋振蕩電路,要有穩(wěn)定的振蕩信號(hào), 必須滿足loop gain與phase的規(guī)范, 而這模擬信號(hào)的振蕩規(guī)范很容易受到干擾,即使加ground guard traces可能也無法完全隔離干擾。而且離的太遠(yuǎn),地平面上的噪聲也會(huì)影響正反饋振蕩電路。所以,一定要將晶振和芯片的距離進(jìn)可能靠近。
確實(shí)高速布線 EMI的要求有很多沖突。但基本原則是因EMI所加的電阻電容或ferrite bead,不能造成信號(hào)的一些電氣特性不符合規(guī)范。所以,最好先用安排走線和PCB迭層的技巧來解決或減少EMI的問題,如高速信號(hào)走內(nèi)層。最后才用電阻電容或ferrite bead的方式, 以降低對(duì)信號(hào)的傷害。
9、如何解決高速信號(hào)的手工布線和自動(dòng)布線之間的矛盾?
現(xiàn)在較強(qiáng)的布線軟件的自動(dòng)布線器大部分都有設(shè)定約束條件來控制繞線方式及過孔數(shù)目。各家EDA公司的繞線引擎能力和約束條件的設(shè)定項(xiàng)目有時(shí)相差甚遠(yuǎn)。例如, 是否有足夠的約束條件控制蛇行線(serpentine)蜿蜒的方式,能否控制差分對(duì)的走線間距等。這會(huì)影響到自動(dòng)布線出來的走線方式是否能符合設(shè)計(jì)者的想法。另外,手動(dòng)調(diào)整布線的難易也與繞線引擎的能力有絕對(duì)的關(guān)系。例如, 走線的推擠能力,過孔的推擠能力, 甚至走線對(duì)敷銅的推擠能力等等。所以, 選擇一個(gè)繞線引擎能力強(qiáng)的布線器, 才是解決之道。
10、關(guān)于test coupon。
test coupon是用來以TDR (Time Domain Reflectometer) 測(cè)量所生產(chǎn)的PCB板的特性阻抗是否滿足設(shè)計(jì)需求。一般要控制的阻抗有單根線和差分對(duì)兩種情況。所以，test coupon 上的走線線寬和線距(有差分對(duì)時(shí))要與所要控制的線一樣。最重要的是測(cè)量時(shí)接地點(diǎn)的位置。為了減少接地引線(ground lead)的電感值，TDR 探棒(probe)接地的地方通常非常接近量信號(hào)的地方(probe tip)，所以，test coupon上量測(cè)信號(hào)的點(diǎn)跟接地點(diǎn)的距離和方式要符合所用的探棒。
PCB設(shè)計(jì)問答集(二)在應(yīng)用中避免某些影響質(zhì)量的錯(cuò)誤
11、在高速PCB設(shè)計(jì)中，信號(hào)層的空白區(qū)域可以敷銅，而多個(gè)信號(hào)層的敷銅在接地和接電源上應(yīng)如何分配?
一般在空白區(qū)域的敷銅絕大部分情況是接地。只是在高速信號(hào)線旁敷銅時(shí)要注意敷銅與信號(hào)線的距離，因?yàn)樗蟮你~會(huì)降低一點(diǎn)走線的特性阻抗。也要注意不要影響到它層的特性阻抗，例如在dual strip line的結(jié)構(gòu)時(shí)。
12、是否可以把電源平面上面的信號(hào)線使用微帶線模型計(jì)算特性阻抗?電源和地平面之間的信號(hào)是否可以使用帶狀線模型計(jì)算?
是的，在計(jì)算特性阻抗時(shí)電源平面跟地平面都必須視為參考平面。例如四層板: 頂層-電源層-地層-底層，這時(shí)頂層走線特性阻抗的模型是以電源平面為參考平面的微帶線模型。
13、在高密度印制板上通過軟件自動(dòng)產(chǎn)生測(cè)試點(diǎn)一般情況下能滿足大批量生產(chǎn)的測(cè)試要求嗎?
一般軟件自動(dòng)產(chǎn)生測(cè)試點(diǎn)是否滿足測(cè)試需求必須看對(duì)加測(cè)試點(diǎn)的規(guī)范是否符合測(cè)試機(jī)具的要求。另外，如果走線太密且加測(cè)試點(diǎn)的規(guī)范比較嚴(yán)，則有可能沒辦法自動(dòng)對(duì)每段線都加上測(cè)試點(diǎn)，當(dāng)然，需要手動(dòng)補(bǔ)齊所要測(cè)試的地方。
14、添加測(cè)試點(diǎn)會(huì)不會(huì)影響高速信號(hào)的質(zhì)量?
至于會(huì)不會(huì)影響信號(hào)質(zhì)量就要看加測(cè)試點(diǎn)的方式和信號(hào)到底多快而定?；旧贤饧拥臏y(cè)試點(diǎn)(不用在線既有的穿孔(via or DIP pin)當(dāng)測(cè)試點(diǎn))可能加在在線或是從在線拉一小段線出來。前者相當(dāng)于是加上一個(gè)很小的電容在在線，后者則是多了一段分支。這兩個(gè)情況都會(huì)對(duì)高速信號(hào)多多少少會(huì)有點(diǎn)影響，影響的程度就跟信號(hào)的頻率速度和信號(hào)緣變化率(edge rate)有關(guān)。影響大小可透過仿真得知。原則上測(cè)試點(diǎn)越小越好(當(dāng)然還要滿足測(cè)試機(jī)具的要求)分支越短越好。
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